RapidGain™ - Optimizing Performance for Altera
Duration: 1 Tag
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RapidGain™ Optimizing Performance for Altera bietet Ihnen die einzigartige Möglichkeit, sich an einem einzigen Tag mit allen wichtigen erweiterten Funktionen der Quartus® II Software zur Designoptimierung vertraut zu machen. Sie lernen grundlegende Techniken kennen, wie Sie Designs mit den Quartus II Features TimeQuest Timing Analyzer, Incremental Compilation und PowerPlay Power Analysis. hinsichtlich Zeitablauf, Effizienz und Leistung optimieren. Im Anschluss an diesen straff strukturierten und praxisorientierten eintägigen Trainingskurs können selbst routinierte Anwender die Quartus II Tools noch effektiver und produktiver einsetzen als bisher. Kursinhalt:
Bitte beachten Sie, dass dieser Kurs nicht als Inhouse-Training abgehalten werden kann. Doulos ist ein zugelassener Altera Trainingsanbieter.
- Zweck und Verwendung von TimeQuest in einem Quartus II-Projekt
- Definition von Zeitbedingungen (Timing Constraints) in der Branchenstandardsprache SDC
- Gesteigerte Produktivität mit Incremental Compilation
- Analyse und Optimierung des Leistungsverbrauchs Ihrer FPGA-Designs
Bitte beachten Sie, dass dieser Kurs nicht als Inhouse-Training abgehalten werden kann. Doulos ist ein zugelassener Altera Trainingsanbieter.
Zielgruppe
- Routinierte Anwender von Quartus II und Altera FPGAs
Voraussetzungen
Dies ist kein Einführungskurs. . Vorkenntnisse zu Quartus II und Altera FPGAs werden vorausgesetzt. Kenntnisse zu VHDL oder Verilog sind von Vorteil. Sie sollten über Grundkenntnisse im digitalen Logikdesign verfügen und im Umgang mit dem Computer vertraut sein.Structure and content
Timing Verification using TimeQuest
The TimeQuest GUI • Timing analysis basics • Slow- and fast-corner timing models • How to constrain the design • How to create and edit SDC files • False paths and clock domain crossing • Timing reportsLAB: Creating an SDC file and running static timing analysis
Improving Designs with Incremental Compilation Flow
Set up and perform incremental compilation • Top-down design flow • Bottom-up design flow • How Incremental Compilation Works • Floorplan and LogicLock regions • Design partitions • Virtual Pins • Team-Based DesignLAB: Practice incremental compilation methodology
Running power analysis with PowerPlay
Power Challenges • Power Basics in FPGAs • Techniques for reducing power • Quartus II PowerPlay Early Power Estimation • PowerPlay Power Inputs • Typical Power Analysis MethodsLAB Running a power analysis based on a gate level simulation
Where do I go from here?
Summary and conclusions • Doulos Altera training roadmapNo public course dates are currently scheduled
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