Comprehensive e

Standard Level - 5 Tage

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Comprehensive e ist ein 5-tägiges Training, das Ingenieuren eine umfassende und gründliche Projektvorbereitung für die Verifikation mit e bietet. Es beinhaltet erweitertes Material für ein optimales Vorgehen und trainiert dadurch einen guten Verifikationsstil an. Comprehensive e bietet das notwendige Know-how, um e Verifikationsumgebungen sicher und effizient anzuwenden und auszuschöpfen.

Der Kurs besteht aus 2 Modulen:

• e for Test Writers (days 1.-2. Tag) schafft eine gute Grundlage für die Sprache e und ihren Einsatz bei der Coverage-orientierten Verifikation. Das Training ist auf die Bedürfnisse von Verifikationsingenieuren ausgerichtet, die in ihren Projekten bereits mit einer e-Verifikationsumgebung arbeiten. Im Mittelpunkt solcher Projekte steht üblicherweise die Erstellung neuer Test-Szenarien und die Erfassung und Analyse von Coverage-Werten. Die Kombination der Präsentationsthemen mit aufeinander aufbauenden praktischen Übungen anhand von Beispielentypischer Verifikationsprobleme-n ermöglicht es, die frisch erlernten Fähigkeiten durch sofortigen Praxisgebrauch zu verfestigen.
  
  
• Building an e Verification Environment (3.-5. Tag) baut auf der Grundlage der ersten beiden Tage auf. Die Entwickler lernen hier den Aufbau von Verifikationskomponenten und großer, wiederverwendbarer Testumgebungen mit der Standard e Reuse Methodology (eRM™) und eVCs.

Da Doulos herstellerübergreifend arbeitet, können Kursteilnehmer für die Workshops aus einer Reihe führender VHDL- und Verilog®-Simulationstools frei wählen. Ferner erhalten sie uneingeschränkten Zugriff auf das Specman-Tool sowie eine Unterweisung in seiner Verwendung.

Sorgfältig ausgearbeitete Übungen nehmen ca. 50% der Unterrichtszeit ein - sie fordern die Kursteilnehmer in ihren neu erworbenen Kenntnissen heraus und untermauern das Erlernte.

Zielgruppe

• Entwickler, die Kenntnisse im praktischen Einsatz von e zur Verifikation umfassender PLD- oder ASIC-Designs erwerben möchten
• Designer, die kurz vor der Evaluierung oder dem Beginn ihres ersten e-Verifikationsprojekts stehen
• Ingenieure, die bereits einige Erfahrungen im Einsatz von e gesammelt haben, ihre Kenntnisse jedoch in einer Trainingsumgebung festigen und erweitern möchten

Kursinhalte

e for Test Writers

• Coverage-orientierte Verifikationsmethodik: Coverage-Design als Ausgangspunkt für die Verifikationsplanung
• Die grundlegende Syntax und Semantik der Sprache e für den Gebrauch und das Verstehen bereits vorhandener Verifikationsumgebungen
• Nutzung und Erweiterung der Sequenz-Generierungs-Einrichtungen (strukturierter Impuls) in Ihrer vorhandenen Testumgebung
• Der Gebrauch von e's Functional Coverage Features zur Qualitätsprüfung und -optimierung der Verifikation

Building an e Verification Environment

• Schreiben von e Verifikationskomponenten, die dem eVC Standard entsprechen
• Techniken zur Erstellung einer flexiblen Infrastruktur, die für Benutzer leicht anzuwenden und zu konfigurieren ist
• Erstellen und Steuern anspruchsvoller Stimuli mit dem Sequence-Mechanismus
• Ein fundiertes Verständnis der Spracheigenschaften, die zur Erstellung und Instandhaltung einer Verifikationsumgebung notwendig sind, einschließlich der zeitlichen Syntax

Voraussetzungen

Die Kursteilnehmer müssen über Grundlagenkenntnisse in digitalem Hardwaredesign verfügen, die beispielsweise im Kurs Essential Digital Design Techniques erworben werden können. Empfohlen werden Kenntnisse in VHDL, Verilog oder einer Programmiersprache, wie sie in den Doulos Kursen Comprehensive VHDL oder Comprehensive Verilog vermittelt werden.

Teilnehmer, die lediglich das Modul Building an e Verification Environment besuchen, müssen über praktische Grundkenntnisse in der Sprache e verfügen. Dieses Modul eignet sich ebenfalls für Kursteilnehmer, die entweder bereits Erfahrung mit dem Specman Elite Tool gesammelt haben, oder vorbereitend das Kursmodul e for Test Writers besucht haben.

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren höchst umfassenden Informationsgehalt und die benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im EDA-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:

• Kursskripte mit vollständigem Stchwortverzeichnis, die ein komplettes Referenzhandbuch darstellen
• Ein Arbeitsbuch mit vielen nützlichen Beispielen aus der Praxis als Unterstützung bei der Wissensanwendung
• e Golden Reference Guide
• Tool tour guides (Schnelleinführung in die Tools und Technologien Ihrer Wahl)

Struktur und Inhalt

e for Test Writers (Tag 1-2)

Concepts of Coverage-Driven Methodology

Contrasting testbench automation with a traditional HDL verification methodology • Benefits of using e in testbench automation • Designing an e test environment using coverage driven verification methodology

e Language Basics

Basics of object-oriented programming • Data types and structs • Comments and source files • Import • Enumerated types and subtypes • Writing numeric values and other constants

Stimulus Creation

Structs and fields • Generation and constraints • The constraint solver at work • Implication constraints • Pre-run generation • Methods and procedural code • Extension of methods • Test phases and getting methods to run • On-the-fly generation • Lists • Displaying information using the message system • Soft constraints and constraint resolution • Generation order considerations

Stimulus Variation

The need for flexible extension of stimulus data types • Introducing when inheritance • Control fields as a way to influence constraints • Extension of enumerated types • Applications of conditional inheritance to verification problems • Types and subtypes

Interacting with the Simulator

Predefined execution flow in Specman - the test phases • Accessing HDL signal values from Specman using ports • Threads of execution • Events to define clocks to synchronise with the DUT • Events to indicate that something has happened • Time-Consuming Methods (TCMs) to interact with the simulator • wait and sync • Introduction to the temporal syntax

Using Sequences

How a Bus Functional Model (BFM) is used within your testbench • Using eRM sequences that are provided in an existing test environment • Extending a predefined sequence library for use in your own test cases • The do action and body method • Configuring the MAIN sequence

Coverage Basics

The need for functional coverage • Coverage features in e • What does functional coverage tell us? • Using coverage data to audit the quality of tests • Coverage driven verification methodology: using coverage as the starting point for verification planning • Creating a coverage group • Specifying coverage items • Transition and cross coverage • Group and item options • Interpreting the coverage results

Building an e Verification Environment (Tag 3-5)

Architecting the Verification Environment

Techniques for creating re-usable verification IP • The eRM library and language extensions • Structure of a typical eVC • How eRM fits in to a typical test environment • Units and like inheritance • The static unit hierarchy • Elaboration-time phases • Method ports • Port binding • File organisation • Documentation and the eDoc tool • eRM as a template for constructing environments - agent and environment organisation • eRM resources

BFMs and Monitors

Implementing a BFM or monitor • Using ports to reach HDL signals • hdl_path • How the physical layer fits into eRM • Portability concerns • Placing ports in a signal map • Packing and unpacking

Sequence Environment

The environment developer's view of sequences • Three steps to creating a sequence • Applications of sequences • Running Specman in zero time • The scenario builder tool

Verification Environment API

Providing control over the environment topology • Active or passive? • More on soft constraints • Soft constraints as a hierarchy of range restrictions • Control fields to manage value-ranges • Constraints controlled by topology: eRM instance names

Data Checking

Methodology of checking • Checkers in the testbench architecture • Separating functionality from timing • Monitors facilitate checker re-use • Reference models • Creating and using a scoreboard • The check phase • Built-in deep compare and deep copy methods • Method ports as a means to connect checkers • dut_error and controlling check effects

Temporal Checking

The temporal syntax • expect and temporal-yield • Events in temporal expressions • Temporal operators • Some standard idioms

Advanced Specman Coverage

Understanding coverage collection in detail • Using the when option • Where to put coverage groups • Coverage extension • More on coverage options • Event, sequence and scenario coverage • Coverage to measure latency • Coverage on checkers • Re-use considerations

Controlling the Verification Environment

Handling warm reset during the simulation - the quit and rerun methods • Coordinating end-of-test using the objection mechanism • More on the message logger