Expert VHDL Verification

Advanced Level - 3 days

In English

Expert VHDL Verification ist ein intensives Aufbautraining. Entwickler steigern mit diesem Training die Produktivität durch den Ausbau ihrer VHDL-Codierungs- und –anwendungs-fähigkeiten. Der Fokus des Kurses liegt auf Testbenches und den neuesten Verifikationstechniken wie Scoreboarding und Transaction Level Verification(TLV).

Die Workshops basieren auf sorgfältig durchdachten Übungen mit dem Ziel, das Erlernte im Zusammenhang mit den neuesten VHDL Tools, Praktiken und Methoden anzuwenden und zu festigen. Dieser Praxisteil nimmt etwa 50% der Unterrichtszeit ein. Expert VHDL Verification bildet die letzten 3 Tage des kompletten 5-tägigen Doulos Expert VHDL Kurses.

Zielgruppe

Design- und Verifikations-Ingenieure, die sich mit VHDL Testbench-Entwicklung oder Verhaltensmodellen zum Nutzen von funktionaler Verifikation beschäftigen

Kursinhalte

Funktionen der Sprache VHDL, über das Erlernte in einem Grundlagenkurs hinaus
Grundsätze und Details für Ansätze bei der Designverifikation mit VHDL
Strukturieren und Schreiben umfangreicher und komplexer VHDL-Testbenches
Grundsätze und Details zum Schreiben von Verhaltensmodellen für Hardwarekomponenten in VHDL
Ein tieferes Verständnis der Sprache und Anwendung von VHDL zur mühelosen Fehlerbehandlung bei VHDL-Simulations- und –Syntheseproblemen

Voraussetzungen

Um den größten Nutzen aus dem Training ziehen zu können, ist die Teilnahme am Doulos Comprehensive VHDL Kurs oder einem vergleichbaren Training erforderlich.

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die äußerst benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:

Kursskripte mit vollständigem Stichwortverzeichnis, die ein komplettes Referenzhandbuch darstellen
Ein Arbeitsbuch mit vielen nützlichen Beispielen aus der Praxis als Unterstützung bei der Wissensanwendung
Doulos Golden Reference Guide für VHDL-Sprache, -Syntax, -Semantik und Tipps
Tool Tour Guides (zur Unterstützung der Design-Tools und Technologien Ihrer Wahl)

Structure and Content

VHDL Language

Subprograms, parameters, assigning signals • User defined packages • User defined array types • Record types, selected names, aggregates, arrays of records • Types, subtypes and overloading, conversion functions • Qualified expressions • Generics, string generics, array generics Configurations, binding and dependencies, generic and port maps

Test Benches

The Verification Plan • Structure of a simple test bench • Structure of a complex test bench • Procedural stimulus generation • Reactive test benches • File I/O; TEXTIO and ‘C’ • Measuring delays • Monitoring internal signals • Generating random numbers • Collecting diagnostic data • Storing inputs/outputs in a buffer • Tagging data and Scoreboards • Coping with latency and Out-of-Order completion • Control files • Adding a user interface to a test bench • Instantiating behavioural models • Generic and parameterised test benches

How VHDL works

Signal assignments • Events and inertial delay • Deltas Drivers and resolution functions • Wait statements • NOW • Static elaboration, the network model • Dynamic elaboration, elaborating arrays and files in subprograms

Component Modelling

How to structure a behavioural model • Structuring a process to respond to external events • Handling asynchronous or unpredictable inputs • Representing state • Representing fixed and floating point numbers, instruction words, bit-serial data, frames, analog signals • Giving visibility of internal state • Simulation speed • Modelling external timing relationships • Checking timing constraints using signal attributes • 1164 strength strippers • Handling ‘X’ on the inputs • Modelling memories • Modelling analogue blocks • Modelling interfaces for inclusion in a test bench Bus-functional models • Processor models • Foreign bodies for including C models for interfacing to emulators • Hardware/software co-simulation

Course Dates:
June 18th, 2008	Cambridge, UK	Enquire
August 6th, 2008	Bournemouth, UK	Enquire