SystemVerilog for Design Groups

Standard Level - 3 Tage

In English

SystemVerilog (IEEE 1800™) ist eine bedeutende neue Sprache, die auf der weitverbreiteten Hardwarebeschreibungssprache Verilog® basiert. Die SystemVerilog-Spracherweiterungen verbessern Verilog in verschiedenen Bereichen und ermöglichen damit Proiduktivitätssteigerungen für RTL Designer, Verifikationsingenieure und Architektur- und System-Designer.

SystemVerilog for Design Groups bietet ein kompaktes und komzentriertes Lösungskonzept für Design Teams. Der Aufbau des Trainings ermöglicht Ingenieuren, ihr Fachwissen in der kompletten Bandbreite der SystemVerilog-Eigenschaften , d.h. sowohl in Mainstream-Design als auch Verifikation, RTL Coding, Assertions und Testbenches zu erweitern. In diesem Training wird nicht intensiver auf die Bedürfnisse von Verifikationsingenieuren eingegangen, die das Potential der Class-based Verifikation und Object-oriented Techniken mit SystemVerilog ausschöpfen möchten. (Dies wird an Tag 4 und 5 des Doulos Comprehensive SystemVerilog Trainings behandelt, dessen erste drei Tage dem SystemVerilog for Design Groups inhaltlich gleichen.)

Die Workshops nehmen ca. 50% der Unterrichtszeit ein und basieren auf sorgfältig ausgearbeiteten Übungen, die die Kursteilnehmer in ihren neu erworbenen Kenntnissen herausfordern und das Erlernte untermauern.

Da Doulos herstellerunabhängig ist, profitieren die Kursteilnehmer von objektivem Training und üben das Gelernte gleichzeitig mit den Tools und Methodologies ihrer Wahl. In diesem Training werden u.a. folgende Tools unterstützt:

Simulation: Cadence Incisive®, Mentor Graphics Questa™Sim, Synopsys VCS®
Synthesis: Mentor Graphics Precision™, Synopsys Design Compiler®, Synplicity Synplify®

Weitere Tools können auf Anfrage zur Verfügung gestellt werden. Bitte wenden Sie sich an Doulos, falls Ihre Tools hier nicht aufgeführt sind.

Zielgruppe

Designer, die bereits Erfahrung mit RTL-Design und den wesentlichen Verifikationstechniken haben (siehe Verilog-Voraussetzungen) und nun zu SystemVerilog übergehen oder es für RTL-Design, Assertions und Block-Level-Testbenches nutzen möchten
Ingenieure und Vorgesetzte, die SystemVerilog für ASIC- oder FPGA-Design und Block-Level-Verifikation bewerten möchten
EDA Support-Ingenieure, die ein umfassendes Verständnis dafür erlangen möchten, wie ihre Kunden SystemVerilog am produktivsten für Design und Verifikation einsetzen können

Kursinhalte

Das Training ist in verschiedene Abschnitte untergliedert:

Fundamentals of SystemVerilog for Design erklärt den praktischen Gebrauch von SystemVerilog für RTL Design und Verifikationsumgebung und ist die Grundlage für den Gebrauch von SystemVerilog für die Verifikation.
SystemVerilog Assertions erklärt die Grundsätze von Assertion-based Verifikation und Design, den Haupteigenschaften der SystemVerilog Assertion-Sprache zur Erstellung von individuellen Assertions sowie Packaging und Gebrauch von Assertion Checkers Libraries.
Module-based SystemVerilog Verification erklärt den Gebrauch von SystemVerilog für den Bau effektiver Block-Level Testbenches. Diesem liegt Best-practice Testbench-Architektur zu Grunde, die auf Verilog-Modulen basiert.

Voraussetzungen

Fundierte praktische Grundkenntnisse in Verilog sind unerlässlich.

Ingenieure, die keine Hardwarebeschreibungssprachvorkenntnisse haben, müssen vor der Teilnahme an diesem Training den Doulos Kurs Comprehensive Verilog oder ein vergleichbares Training besuchen.

Für diejenigen, die zwar keine Verilog-Vorkenntnisse, aber fundierte Erfahrung mit VHDL haben, bietet Doulos einen Kurs Fast Track Verilog for VHDL Users an, der die perfekte Grundlage für das SystemVerilog Training bietet. Der Fast-Track Kurs findet normalerweise direkt vor dem Comprehensive SystemVerilog Training am selben Ort statt. Termine finden Sie hier.

Für Inhouse-Training können wir das Vorläufer-Verilogtraining auf Ihre speziellen Teambedürfnisse zuschneiden und mit den passenden SystemVerilog-Modulen kombinieren, so dass Ihr Team genau das erlernt, was es braucht (siehe auch Modular SystemVerilog).

Bitte wenden Sie sich an Doulos, um Ihre individuellen Bedürfnisse zu besprechen.

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und Ihre Benutzerfreundlichkeit allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. Im Kurspaket sind enthalten:

Kursskripte mit vollständigem Stichwortverzeichnis, die ein umfassendes Referenzhandbuch darstellen
Ein Arbeitsbuch mit vielen praktischen Beispielen und Lösungen als Unterstützung bei der Wissensanwendung
Doulos SystemVerilog Golden Reference Guide für Sprache, Syntax, Semantik und Tipps

Struktur und Inhalt

Fundamentals of SystemVerilog for Design (Day 1 and day 2 morning)

The SystemVerilog data type system

enum • typedef • struct • union • packed/unpacked • packages and $unit • using arrays in SystemVerilog • array and structure literals, assignment patterns

Nets and variables

Key changes in Verilog-2005 and SystemVerilog • continuous assignment to variables • modified driver and connection rules • data types on ports and nets

Modules and processes

Port connection shorthand • type parameters • synthesis idioms for processes • miscellaneous improvements to the language

Design applications of interfaces

The interface construct • interfaces to encapsulate communication • modports • synthesis of interfaces and modports • imported functions for design

SystemVerilog Assertions (Day 2 afternoon)

Introduction to assertions

Assertions, properties, sequences • clocking and sampling • property implication • uses of assertions • simulation of assertions • formal tools

Assertion methodology

Methodology consequences of assertion-based design and verification • assertion and assumption • benefits of assertions to the designer • protocol checkers

A brief introduction to SVA syntax

Writing simple assertions of your own • sequences and the ## operator • repetition and time ranges • sequence fusion • overview of temporal operators • local variables and actions in assertions

Packaging Assertions

Assertions in interfaces and modules • the bind construct • deploying verification IP, particularly assertion-based IP

Module-based SystemVerilog Verification

Verification for design teams

Bus functional models • testbench architecture in classic Verilog • stimulus and response timing

Using SystemVerilog to construct module-level testbenches

Clocking blocks to manage timing • testbench applications of interfaces • task and function enhancements in SystemVerilog • decoupling test cases from the testbench

Dynamic data types

strings • queues • dynamic arrays • associative arrays • queue and array methods • foreach loop

Testbench automation

Introduction to testbench automation concepts • randomisation, checking and coverage • the need for constraints • randomisation of stimulus data using std::randomize and traditional Verilog distribution functions • procedural randomisation: randcase, randsequence • collecting functional coverage data

Course Dates:
March 1st, 2010	Munich, DE	Enquire
March 1st, 2010	Ringwood, UK	Enquire
March 15th, 2010	Heesch, NL	Enquire
March 22nd, 2010	San Jose, CA	Enquire
April 12th, 2010	Cambridge, UK	Enquire
April 12th, 2010	Heesch, NL	Enquire
April 12th, 2010	Kista, SE	Enquire
April 12th, 2010	Munich, DE	Enquire
May 17th, 2010	Austin, TX	Enquire
May 17th, 2010	Munich, DE	Enquire
May 17th, 2010	Ringwood, UK	Enquire
July 12th, 2010	Munich, DE	Enquire

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