Expert VHDL Verification

Advanced Level - 3 days

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Expert VHDL Verification ist ein intensives Aufbautraining. Entwickler steigern mit diesem Training die Produktivität durch den Ausbau ihrer VHDL-Codierungs- und –anwendungs-fähigkeiten. Der Fokus des Kurses liegt auf Testbenches und den neuesten Verifikationstechniken wie Scoreboarding und Transaction Level Verification(TLV).

Die Workshops basieren auf sorgfältig durchdachten Übungen mit dem Ziel, das Erlernte im Zusammenhang mit den neuesten VHDL Tools, Praktiken und Methoden anzuwenden und zu festigen. Dieser Praxisteil nimmt etwa 50% der Unterrichtszeit ein. Expert VHDL Verification bildet die letzten 3 Tage des kompletten 5-tägigen Doulos Expert VHDL Kurses.

Zielgruppe

Design- und Verifikations-Ingenieure, die sich mit VHDL Testbench-Entwicklung oder Verhaltensmodellen zum Nutzen von funktionaler Verifikation beschäftigen

Kursinhalte

• Funktionen der Sprache VHDL, über das Erlernte in einem Grundlagenkurs hinaus
• Grundsätze und Details für Ansätze bei der Designverifikation mit VHDL
• Strukturieren und Schreiben umfangreicher und komplexer VHDL-Testbenches
• Grundsätze und Details zum Schreiben von Verhaltensmodellen für Hardwarekomponenten in VHDL
• Ein tieferes Verständnis der Sprache und Anwendung von VHDL zur mühelosen Fehlerbehandlung bei VHDL-Simulations- und –Syntheseproblemen
• Eine Einführung zum IEEE 1076-2007c (VHPI) sowie einen Einblick in die vorgeschlagenen Änderungen für VHDL 2008

Voraussetzungen

Um den größten Nutzen aus dem Training ziehen zu können, ist die Teilnahme am Doulos Comprehensive VHDL Kurs oder einem vergleichbaren Training erforderlich.

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die äußerst benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:

• Kursskripte mit vollständigem Stichwortverzeichnis, die ein komplettes Referenzhandbuch darstellen
• Ein Arbeitsbuch mit vielen nützlichen Beispielen aus der Praxis als Unterstützung bei der Wissensanwendung
• Doulos Golden Reference Guide für VHDL-Sprache, -Syntax, -Semantik und Tipps
• Tool Tour Guides (zur Unterstützung der Design-Tools und Technologien Ihrer Wahl)

Structure and Content

VHDL Language

Subprograms, parameters, assigning signals • User defined packages • User defined array types • Record types, selected names, aggregates, arrays of records • Types, subtypes and overloading, conversion functions • Qualified expressions • Generics, string generics, array generics • Configurations, binding and dependencies, generic and port maps

Verification Environments and Methodology

The Verification Plan • Structure of a simple test bench • Structure of a complex test bench • Procedural stimulus generation • Reactive test benches • File I/O; TEXTIO and 'C' • Measuring delays • Monitoring internal signals • Generating random numbers • Collecting diagnostic data • Scoreboards • Coping with latency and Out-of-Order completion • Control files • Adding a user interface to a test bench • Writing behavioural models • Generic and parameterised test benches • How to implement functional coverage • How to implement run-time parameterisation • A re-usable generic approach to creating verification environments • Example code to take away

How VHDL works

Signal assignments • Events and inertial delay • Deltas Drivers and resolution functions • Wait statements • NOW • Static elaboration, the network model • Dynamic elaboration, elaborating arrays and files in subprograms • VHDL Attributes

Component Modeling

How to structure a behavioural model • Representing state • Example - behavioural modeling of a serial thermometer chip • Giving visibility of internal state • Modeling external timing relationships • Checking timing constraints using signal attributes • 1164 strength strippers • Handling 'X' on the inputs • Modeling memories • Modeling analogue blocks • Bus-functional models • Processor models • Foreign bodies for including C models for interfacing to emulators

Design for Verification with Assertions

Reasons for designing with assertions • Properties and assertions • Examples in OVL and PSL

Course Dates:
January 25th, 2012	Ringwood, UK	Course has started
March 21st, 2012	Munich, DE	Enquire
April 18th, 2012	Ringwood, UK	Enquire
July 18th, 2012	Munich, DE	Enquire
July 25th, 2012	Ringwood, UK	Enquire

Please contact Doulos to schedule a public course to suit you, or to discuss onsite training.

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