Xilinx TechClass

Intermediate Level - 2 Tage

In English

Dieser 2-tägige Fortgeschrittenenkurs befähigt Ingenieure mit HDL-Grundkenntnissen, die Designimplementierung mit VHDL oder Verilog® für Xilinx Virtex and Spartan FPGAs zu optimieren. Er umfasst eine Schnelleinführung in die Xilinx FPGA-Architekturen und zugehörige HDL-Design-Flows, vereint mit einer ausführlichen Untersuchung zur Umsetzung von Performance- und Nutzungszielen für eine breite Vielfalt von Designfunktionen.

In diesem Intensivkurs werden sämtliche tool- und technologiespezifischen Informationen und Fähigkeiten für ein Xilinx FPGA-Design vermittelt.

50% der Unterrichtszeit ist Workshops gewidmet, in denen die erworbenen Kenntnisse in praxisnahen Designübungen mit führenden Simulatoren und Synthesetools angewendet werden können.

In der Xilinx TechClass werden die folgenden Xilinx FPGAs unterstützt:

Virtex: Virtex-4, Virtex-II Pro, Virtex-II
Spartan: Spartan-3

Das Training wird auch älteren FPGA-Familien gerecht, obwohl der Schwerpunkt auf Xilinx aktuelleren FPGAs liegt. Die folgenden Familien sind in der Xilinx TechClass nicht enthalten: Die CoolRunner Serie und XC9500 CPLDs, Embedded Softwaredesign für VirtexII Pro Bauelementen, RocktIO MGT, der MicroBlaze Softprozessor and System Generator für DSP.

Bitte beachten Sie, dass dieses Training nur außerhalb Großbritanniens und Irlands angeboten wird. (Doulos ist Xilinx Zertifizierter Trainingspartner für Großbritannien und Irland.)

Zielgruppe

Designingenieure mit Grundkenntnissen im Schreiben von HDL zur Synthese für ASIC- oder andere PLD-Architekturen, die:

Ein neues Design mit Xilinx FPGAs anstreben und eine rasche Einführung in die wesentlichen Architekturmerkmale benötigen
Die Migration eines vorhandenen Designs zu einem Xilinx FPGA evaluieren
Ihre allgemeinen HDL-Anwendungskenntnisse in einem technologiespezifischen Kontext ausbauen müssen
Sicherstellen müssen, dass ihre HDL-Designfähigkeiten und Technologiekenntnisse umfassend und auf dem aktuellen Stand sind, um Geschwindigkeits- und Optimierungsziele für Xilinx-basierte Designs umzusetzen

Kursinhalte

Die architektonischen Funktionen von Xilinx FPGAs
Die Nutzung dieser Funktionen mit VHDL oder Verilog
Der Gebrauch von Synthesetools und der Xilinx ISE Designimplementationsoftware, um den Designanforderungen gerecht zu werden
Sämtliche praktischen Details eines kompletten PLD-Design-Flows mit HLDs, von der HDL-Codeeingabe über Synthese, Place und Route zur Back-Annotation, Zeitablaufanalyse und Elementprogrammierung

Voraussetzungen

Ingenieure müssen über Grundkenntnisse in VHDL oder Verilog verfügen, wie sie während des Doulos Trainings „Einführung VHDL" (Tag 1+2 des Comprehensive VHDL Trainings) oder einem gleichwertigen Verilog Training vermittelt werden. Der vorherige Besuch des Doulos Comprehensive VHDL oder Comprehensive Verilog Trainings wird empfohlen. Vorkenntnisse in Xilinx FPGAs oder Designimplementationsoftware sind nicht erforderlich.

Tools

Im Mittelpunkt der Xilinx TechClass stehen die ISE Tools, einschließlich ModelSim XE, XST und Xilinx's Designimplementation Tools. Die Xilinx TechClass unterstützt außerdem die folgenden Synthesetools:

Mentor Graphics® LeonardoSpectrum™ und Precision™ RTL Synthesis
Synplicity® Synplify® und Synplify Pro®
Synopsys® DC-FPGA

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die äußerst benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Schulungsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:

Kursskripte mit vollständigem Stichwortverzeichnis, die ein komplettes Referenzhandbuch darstellen
Arbeitsbuch mit vielen nützlichen Beispielen als Unterstützung bei der Wissensanwendung
Doulos Golden Reference Guide für VHDL/Verilog-Sprache, Syntax, Semantik & Tipps
Tool Tour Guides (zur Unterstützung der ausgewählten Designtools)

Kursaufbau und -Inhalt

FPGA and Design Flow Overview

Introduction to the main architectural features of Xilinx FPGAs and the ISE software • The FPGA design flow using the ISE Project Navigator, including running synthesis, entering basic constraints and running the design implementation tools • Basic timing constraints (PERIOD and OFFSET)

Synchronous Design

Review of synchronous design techniques • Using flip-flops in Xilinx FPGAs • Pipelining and pipeline retiming • Designing state machines • Device reset • Keeping the hierarchy • Using IOB registers

Using FPGA Features

Inference vs. instantiation • Specialised FPGA features, including MUXFx, MUXCY, SRL16, BUFGMUX and IO Standards; how to use these in VHDL and Verilog designs • Using components from the UNISIM library • IO Standards and the Constraints Editor • Interpreting the design implementation reports about design usage

Using Intellectual Property

Distributed and block RAMs • Virtex-4 block RAM and FIFOs • Manually placing block RAMs using PACE • Using the Xilinx CORE Generator System • Memory initialisation

Gate Level Simulation

The SIMPRIM library • Creating gate-level netlists and SDF files using the Project Navigator • Managing RTL and gate-level simulations • How to run gate-level simulations with SDF delays

Timing Closure

How to achieve timing closure for an FPGA design • Understanding timing constraints, including time groups and multi-cycle clock constraints • Constraints entry: the Constraints Editor and UCF files • Using the Timing Analyzer to locate and diagnose timing problems

Advanced Clocking Techniques

The features of Digital Clock Managers (DCMs) and how to use them • Using the Architecture Wizard to configure a DCM • Advanced timing constraints

Course Dates:
June 23rd, 2008	Hannover, DE	Enquire
September 18th, 2008	Munich, DE	Enquire