Tuesday 16 October 2018

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RapidGain™ VHDL Using Microsemi

Foundation level - 1 Tag

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Mit RapidGain™ VHDL Using Microsemi erhalten die Kursteilnehmer innerhalb eines einzigen Tages einen kompakten Überblick über den gesamten FPGA-Design-Flow, die VHDL-Codierung und -Simulation und den Download eines Designs auf ein reales Gerät. Dieser straff strukturierte und praxisorientierte eintägige Trainingskurs bietet unerfahrenen Anwendern und Interessenten einen optimalen Einstieg in VHDL und Microsemi FPGAs.

Die Kursteilnehmer gewinnen rasch einen Überblick über alle Tools und Prozesse, die bei der Erstellung eines FPGA-Designs relevant sind, und sichern sich damit in der Praxis vom ersten Tag an beträchtliche Produktivitätssteigerungen. Kursinhalt:

  • Grundstruktur von Microsemi FPGAs
  • Darstellung und Simulation Ihres FPGA-Designs mit VHDL
  • Schrittweise Implementierung Ihres Designs mithilfe der Microsemi LiberoSoC Software
  • Programmierung des FPGAs auf einer Entwicklungsplatine

Bitte beachten Sie, dass dieser Kurs nicht als Inhouse-training abgehalten werden kann.

Zielgruppe

  • Entwickler, die sich mit VHDL und dem FPGA-Design vertraut machen möchten
  • Manager, die mehr über den Entwicklungsprozess von FPGA-Designs und VHDL erfahren wollen
  • Analoge oder Systemdesigner, die mit digitalen Designteams arbeiten

Voraussetzungen

Es werden keine Vorkenntnisse zu VHDL oder Microsemi FPGAs und Software vorausgesetzt. Sie sollten jedoch über Grundkenntnisse im digitalen Logikdesign verfügen und im Umgang mit dem Computer vertraut sein.

Structure and content

Getting Started with VHDL

What is an FPGA? • What is VHDL? • Tools for FPGA design • How does VHDL affect my design style? • Design flow • Design entity • Ports • Signals • STD_LOGIC • Signal assignment • Processes • Hierarchy • Testbenches • Simulation with ModelSim
LAB: Simulating a binary counter, using ModelSim

Using the LiberoSoC Software

LiberoSoC software • Creating a project • Specifying pin assignment constraints • Setting up timing constraints and generating timing reports • Implementing a design using the LiberoSoC software • Gate-level simulation
LAB: Implementing counter using LiberoSoC, and programming a development board

Writing VHDL for Synthesis

Summary of VHDL constructs and their synthesis • Creating finite state machines Synchronous and Asynchronous controls • The NUMERIC_STD package
LAB Modifying the counter, re-implement and re-program the FPGA

Where do I go from here?

Summary and conclusions • Doulos VHDL, and FPGA training roadmap

Schedule and On-line Registration

Please contact Doulos to find out about the next RapidGain™ event »

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