Wednesday 15 August 2018

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SystemVerilog for Designers

SystemVerilog Design für Verilog Anwender

Standard Level - 3 Tage

Schulungsdaten und -orte
 In English

Wie Viel SystemVerilog Training brauchen Sie? Bitte sehen Sie sich das Video an!

SystemVerilog (IEEE 1800™), der Nachfolger von Verilog®, ist zu dem dominierenden Sprachstandard für funktionale Verifikation geworden. SystemVerilog verbessert die Fähigkeiten von Verilog in vielen Bereichen erheblich, bietet den RTL Designern Verbesserungen für mehr Produktivität, sowie dem Verifikationsingenieur Assertions und zufallsbasierte Stimulusgenerierung.

SystemVerilog for Designers bietet ein an die Erfordernisse eines Hardware-Design-Ingenieurs angepasstes kompaktes und konzentriertes Trainingsprogramm. Es ist so strukturiert, dass es Ingenieuren ermöglicht, ihre Fähigkeiten unter Ausnutzung von SystemVerilog-Funktionen für übliche Design- und Verifikationsanforderungen zu erweitern, einschließlich RTL-Kodierung, Assertions und Testbenches. In diesem Training wird nicht intensiver auf die Bedürfnisse von Verifikationsspezialisten eingegangen, die das Potential der klassenbasierten Verifikation und objektorientierte Techniken mit SystemVerilog ausschöpfen möchten. (Dies wird hingegen an Tag 4 und 5 des Doulos „Comprehensive SystemVerilog“-Trainings behandelt, welches den Inhalt des Trainings „SystemVerilog for Designers“ in den ersten drei Tagen umfasst.)

Die Workshops nehmen ca. 50% der Unterrichtszeit ein und basieren auf sorgfältig ausgearbeiteten Übungen, welche die neu erworbenen Kenntnisse herausfordern, um das Erlernte zu untermauern und zu festigen.

Da Doulos herstellerunabhängig ist, profitieren die Kursteilnehmer von objektivem Training und üben das Gelernte gleichzeitig mit den Tools und Methoden ihrer Wahl. In diesem Training werden u.a. folgende Tools unterstützt:
  • Cadence Incisive®
  • Mentor Graphics Questa™Sim
  • Synopsys VCS®
  • Aldec Riviera-PRO™

Weitere Tools können eventuell auf Anfrage zur Verfügung gestellt werden. Bitte wenden Sie sich an Doulos, falls Ihre Tools hier nicht aufgeführt sind.

Wer sollte teilnehmen?

  • Designer, die bereits Erfahrung mit RTL-Design und den wesentlichen Verifikationstechniken haben (siehe Verilog-Voraussetzungen weiter unten) und nun zu SystemVerilog übergehen wollen oder es für RTL-Design, Assertions und Block-Level-Testbenches nutzen möchten
  • Ingenieure und Manager, die SystemVerilog für ASIC- oder FPGA-Design und Block-Level-Verifikation verstehen und erkunden möchten
  • EDA Support-Ingenieure, die ein umfassendes Verständnis dafür erlangen möchten, wie ihre Kunden SystemVerilog am produktivsten für Design und Verifikation einsetzen können

Was werden Sie lernen?

Es wird das Fundament für das Erlernen von SystemVerilog für Design und Verifikation gelegt (¾ Tag); außerdem werden die folgenden Punkte behandelt:
  • SystemVerilog RTL (½ Tag) lehrt den synthetisierbaren RTL-Teil von SystemVerilog. Dies setzt für Hardware-Ingenieure ein Verständnis von RTL Synthese mit VHDL oder Verilog voraus. Verifikations-Ingenieure gewinnen hier etwas Vertrautheit mit den RTL-Konstrukten, wie sie von Hardware-Designern verwendet werden.
  • SystemVerilog Assertions (¾ Tag) lehrt die Grundsätze von assertion-basiertem Design und Verifikation und die Möglichkeiten der SystemVerilog-Assertion-Sprache.
  • Module-based SystemVerilog Verification (1 Tag) lehrt die Verifikations-Features von SystemVerilog, die für modulbasierten Code verwendet werden können.

Voraussetzungen

Fundierte praktische Grundkenntnisse in Verilog sind unerlässlich.

Ingenieure, die keine Vorkenntnisse in einer Hardwarebeschreibungssprache haben, müssen vor der Teilnahme an diesem Training den Doulos-Kurs Comprehensive Verilog oder ein vergleichbares Training besuchen.

Für diejenigen, die zwar keine Verilog-Vorkenntnisse haben, aber fundierte Erfahrung mit VHDL, bietet Doulos den Kurs Fast Track Verilog for VHDL Users an, der die perfekte Grundlage für das Training SystemVerilog bietet. Der Fast-Track-Kurs findet normalerweise kurz vor dem „Comprehensive SystemVerilog“ Training am selben Ort statt. Bitte werfen Sie einen Blick auf Course Schedule, um die aktuelle Kursplanung zu sehen.

Für ein Inhouse-Training können wir das Vorbereitungs-Training zu Verilog auf Ihre speziellen Teambedürfnisse zuschneiden und mit den passenden SystemVerilog-Modulen kombinieren, so dass Ihr Team genau das erlernt, was es braucht (siehe auch Modular SystemVerilog).

Bitte wenden Sie sich an Doulos, um Ihre individuellen Bedürfnisse zu besprechen.

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und Ihre Benutzerfreundlichkeit allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. Im Kurspaket sind enthalten:
  • Kursskripte mit vollständigem Stichwortverzeichnis, die ein umfassendes Referenzhandbuch darstellen
  • Ein Arbeitsbuch mit vielen praktischen Beispielen und Lösungen als Unterstützung bei der Wissensanwendung
  • Doulos SystemVerilog Golden Reference Guide für Sprache, Syntax, Semantik und Tipps

Struktur und Inhalt

Introduction

What is SystemVerilog? • Language Evolution • SystemVerilog Language Features • Caveats • The UVM Family Tree • Books and Resources

Verilog versus SystemVerilog

Logic Type • Reg, Logic, and Bit • Nets versus Variables - Refresh • Wire versus Var

Programming Language Features

C-Like Language Features • Static vs Automatic Variables • Static vs Automatic Tasks • ++, --, and Assignment Operators • Labeling • Time Units • Do While Loop • Immediate Assertions • join_none and join_any • Enhanced Tasks and Functions • Task and Function Arguments • Void Functions • Argument and Return Types • Type string • $sformat and $sformatf

Bus-Functional Modeling

Simple Module-Based BFM • Testbench using BFM • Separate Test from Test Harness

Basic Data Types

4-state and 2-state Types • Initial Values • Caveats with Signed Types • Enumerations • Type-Checking of Enumerations • struct • typedef struct • Packed Struct • Packed and Unpacked Arrays • Indexing Multidimensional Arrays • Packages • Packages and Ports

Interfaces

Simple Interface • Package versus Interface • Instantiating an Interface • Accessing Interface Members • Ports and Parameters on Interfaces • Pin-Level Interface • Modports • Generic Interface Ports • Task/Function in Interface • Calling Task through Interface Port

SystemVerilog RTL

RTL Processes

SystemVerilog and RTL Synthesis • Combinational Logic • Clocked Processes • always_comb, always_latch, always_ff • Synthesis-Friendly If / Case • priority case • unique if • unique case • Wild Equality Operators • case inside • inside Operator

RTL Types

Synthesizable Data Types • Enums for Finite State Machines • Base Types and Values • Rules for Overriding the Enum Values • Packed Struct (Review) • Packed Union • Multidimensional Arrays • Nets, Ports and Data Types • Types and Packages • Type Parameters • Synthesis of Interfaces • Multiple Drivers on a Bus • How to Differentiate Connections? • Modport Expressions • Modport Expressions with Generate

SystemVerilog Assertions

The SVA Language

What are Properties? • Property versus Assertion • Benefits Of Assertions • Who Writes Properties? • Immediate and Concurrent Assertions • Immediate Assertions • Assertion Failure Severity • Concurrent Assertions • Temporal Behaviour • Clocks and Default Clocks • Holds and Implication • Non-overlapped Implication • Simulation of Assertions • Assertion Coverage • Simulation and Cover Property • Binding

Properties, Assertions and Sequences

Implication • Properties are checked on every clock • |=> and |-> • $rose() and $fell() • $rose() vs posedge • $past() • $sampled() • Properties using Expressions • Named Properties • Sequences Basic Syntax • Concatenation • Repetition • Consecutive Repetition • Unbounded Repetitions • Zero Repetitions • Non-Consecutive and Goto Repetition • Sequence versus Implication • $rose() and $fell() versus Sequence

More on Properties & Sequences (Optional Topic)

Sequence Operators • Sequence Or • Sequence and • Non-Length-Matching and • Sequence Length-Matching and • Throughout • Within • first_match • Property Operators • Beware Negating Implications • Operator Precedence • Named Sequences and Properties • Sequence Completion • Variables and Procedures in Sequences • Detecting the Endpoint of a Sequence • Turning Assertions Off

Module-based SystemVerilog Verification

Clocking Blocks

Clocking Block Syntax • Input and Output Skew • Creating a Clocking Block • Testbench and Clocking Block • Cycle Delays and Clocking • Input and Output Skew Syntax Summary • Scheduler Regions • Stimulus and Response • Signal Aliasing • Multiple Clocking Blocks • Driving a Net • Clocking Blocks in Interfaces • Clocking Blocks versus Programs

Randomization

Constrained Random Verification • Random Numbers in SystemVerilog • std::randomize • Constraint Syntax • Seeding and Random Stability • Saving & Restoring Seeds • Random Sequence of Valid Actions • Randcase • Randsequence

Coverage

Functional Coverage • Coverage Bins • Further Options • Transition Coverage • Cross Coverage • Adjusting Stimulus Using Coverage

Arrays and Queues

Dynamic Arrays • Queues • Working with Queues • Queue Methods • Nesting, Assignment Patterns, and %p • Array-like Containers • Associative Arrays • Associative Array Methods • Foreach

Other Language Features (Optional Topic)

$root and $unit • Enumeration Methods • Arrays for Multidimensional Structures • Initializing an Unpacked Array • Replication in an Assignment Pattern • Packed Arrays and Structures • Pass-by-Copy • Pass-by-Reference • const ref • Array Querying Functions • $bits • Bit-stream Casting • Array Manipulation Methods • Array Locator Methods • Array Ordering Methods • Array Reduction Methods • Other IEEE 1800-2009 Features

The Direct Programming Interface (Optional Topic)

DPI Simulation Flow • Command-line Switches • Importing a C Function • Changing the Imported Function Name • Mapping Data Types of Arguments • Exporting a Function to C • Sandwiches and Transparency • Importing and Exporting Tasks • Scalar Bit and Logic Arguments • Packed Arrays • Decoding the Canonical Representation • String Arguments • Open Array Arguments • Task Return Values • Task Disable Flow • Pure and Context

Course Dates:
September 17th, 2018 Ringwood, UK Enquire
October 1st, 2018 Denver, CO Enquire
October 15th, 2018 Munich, DE Enquire
October 22nd, 2018 Boston, MA Enquire
October 29th, 2018 Copenhagen, DK Enquire
October 29th, 2018 Stockholm, SE Enquire
October 29th, 2018 Columbia, MD Enquire
November 12th, 2018 Ankara, TR Enquire
November 26th, 2018 San Jose, CA Enquire
December 3rd, 2018 Ringwood, UK Enquire
December 10th, 2018 Munich, DE Enquire
February 4th, 2019 Munich, DE Enquire
March 18th, 2019 Ringwood, UK Enquire
April 1st, 2019 Munich, DE Enquire
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