Friday 17 August 2018

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Comprehensive Verilog

Standard Level - 4 Tage

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Comprehensive Verilog® ist ein 4-tägiges Training, in dem die Anwendung der Hardwarebeschreibungssprache Verilog für PLD- und ASIC-Design vermittelt wird.

Das Kursprogramm umfasst die Sprache Verilog, das Codieren für RTL-Synthese (Register Transfer Level), Entwickeln von Text-Fixtures und die Arbeit mit Verilog-Tools. Darüber hinaus wird in SystemVerilog eingeführt.

Da Doulos herstellerunabhängig ist, können die Kursteilnehmer in der Regel ihre Designtools in den Workshops frei wählen. Die Workshops nehmen ca. 50% der Unterrichtszeit ein und basieren auf sorgfältig ausgearbeiteten Übungen, die die Kursteilnehmer in ihren neu erworbenen Kenntnissen herausfordern und das Erlernte untermauern.

Zielgruppe

  • Ingenieure, die kurz vor ihrem ersten Verilog-Designprojekt stehen
  • Hardwaredesigner, die bereits einige Praxiserfahrungen im Einsatz von Verilog gesammelt haben, die ihre Kenntnisse jedoch in einer Schulungsumgebung mit den Tools ihrer Wahl festigen und erweitern möchten
  • Designer, die VHDL beherrschen, die sich jedoch in der Anwendung von und Interaktion mit Verilog HDL ebenfalls die entsprechenden Fähigkeiten aneignen müssen

Kursinhalte

  • Verilog im FPGA/ASIC-Design-Flow
  • Einsatz der Sprache Verilog für Hardwaredesign und Logiksynthese
  • Schreiben umfassender Verilog-Text-Fixtures zur Designprüfung
  • Vermeiden häufiger Fehler beim Codieren von Verilog für die Synthese

Voraussetzungen

Die Kursteilnehmer müssen am Kurs „Essential Digital Design Techniques“ (oder einem gleichwertigen Kurs) teilgenommen haben oder über gute Grundkenntnisse in digitalem Hardwaredesign verfügen. Vorkenntnisse in VHDL oder Erfahrungen mit Softwaresprachen sind nicht erforderlich.

Kursunterlagen

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die äußerst benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Schulungsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:
  • Kursskripte mit vollständigem Stichwortverzeichnis, die ein komplettes Referenzhandbuch darstellen
  • Ein Arbeitsbuch mit nützlichen Beispielen zur Unterstützung bei der Wissensanwendung
  • Der ‚Doulos Golden Reference Guide‘ für Verilog-Sprache, -Syntax, -Semantik und Tipps
  • Tool Tour Guides (zur Unterstützung der Tools und Technologien Ihrer Wahl)


Structure and Content

Introduction to Verilog

What is Verilog? • Scope of Verilog • Design flow for ASICs, CPLDs and FPGAs • Introduction to synthesis • Synchronous design • Timing constraints • Verilog books and internet resources

Modules

Modules & ports • Continuous assignments • Wire assignments • Comments • Names • Nets and strengths • Design hierarchy • Module instances • Primitive instances • Text fixtures • $monitor • Initial blocks • Variables

Nets and Values

Primitives • Wire assignments • Net types • Drive strengths • Logic values • Vectors • Numbers • Truncation • Signed numbers

Formatting, Timescale and Always

Output formatting • Timescales • Always blocks • $stop and $finish • Using wires and registers correctly

Always Blocks

RTL always blocks • Event control • Combinational logic sensitivity • If statements • Begin-end • Incomplete assignment and latches • FPGAs and latches • Unknown and don’t care • Conditional operator • Tristates

Procedural Statements

Case • casez • casex • full_case • parellel_case • For, repeat, while and forever loops • integers • Self-disabling blocks • Combinational logic synthesis

Clocks and Flipflops

Synthesising flip-flops & latches • Avoiding simulation race hazards • Nonblocking assignments • Asynchronous & synchronous resets • Clock enables • Synthesizable always templates • RTL synthesis technology • Inferring flip-flops • Making best use of RTL synthesis

Operators and Parameters

Bitwise, reduction, logical and equality operators • Part selects • Concatenation & replication • Shift registers • Conditional compilation • include • Parameters • localparam • Hierarchical names

FSM Synthesis

State transition diagrams • State machine architectures • FSM timing • Coding FSMs in Verilog • State encoding • One-hot state machines • Unreachable states & safe design practices

Arithmetic and Synthesis

Arithmetic operators and their synthesis • Vector arithmetic • Bit-length of expressions • Signed and unsigned values • Adder architectures • WYSIWYG arithmetic synthesis • Arithmetic optimization • Resource sharing

Tasks, Functions and Memories

Tasks • Task argument passing • Static vs automatic storage • Synthesis of tasks • Functions • Verilog memories • RAM modelling and synthesis • Inference vs instantiation • $readmemb and $readmemh • generate for/if/case •

File I/O

Writing to files • $display • $strobe • $write • $monitor • Opening a closing files • File descriptors • Reading from files • $fscanf • Raw file I/O • $fgets • $fgetc • $fseek • $ftell

Functional Simulation

Design flow through to P&R • Gate-level simulation • Back annotation using SDF.• PLD and ASIC design flow • Verilog libraries • Command-line options • Test benches • Comparing actual vs expected outputs • Behavioural modelling

Behavioural Verilog

Algorithmic coding • real • event control • wait • Named events • Fork & join • External disable • Intra-assignment timing controls • Overcoming clock skew • Continuous procedural assignment • defparam • Hierarchical names

Specialised Topics

Structural Verilog • Using built-in primitives • Gate, net & path delays • Specify blocks • State-dependent delays • Pulse rejection • Cell library modelling • library • liblist • config • The Verilog PLI • PLI applications • PLI routines • The PLI in practice • The VPI

SystemVerilog

Overview of SystemVerilog • Status of SystemVerilog • RTL enhancements • Interfaces • Assertions • Testbenches • C interface

Verilog® is a registered trade mark of Cadence Design Systems Inc

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