Thursday 24 May 2018

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Xilinx - Designing with the UltraScale Architecture ONLINE Doulos Live Online training
Jetzt Auf Deutsch

Termine und Orte


Bitte beachten Sie: Hier handelt es sich um ein ONLINE-Training mit LIVE Dozent.

Es behandelt bei ähnlichem Lernerfolg den selben Inhalt wie ein klassisches Training.

Kursbeschreibung

Dieser Kurs führt neue und erfahrene Entwickler in die anspruchsvollen Aspekte der UltraScale™-Architektur ein. Der Kurs zielt auf Entwickler ab, welche bereits die Vivado® Design Suite benutzt haben, und konzentriert sich auf Entwicklungen für die neuen und verbesserten Resourcen in unserer neusten FPGA-Familie.

Abgedeckt werden u.a. folgende Themen: die neue CLB-Resource, die Clock-Management-Resource (MMCM und PLL), globale und regionale Clock-Resourcen, Speicher- und DSP-Resourcen und Source-Synchronous-Resourcen, Verbesserungen der dedizierten Tranceiver und des Tranceiver-Wizards, der Gebrauch des Memory-Interface-Generators (MIG) und die neuen Möglichkeiten der DDR4-Speicher-Schnittstelle.

Außerdem werden Sie lernen, wie Sie am besten Ihr Design und Ihre IP zur UltraScale-Architektur migrieren, und den optimalen Weg, wie Sie dabei die Vivado Design Suite nutzen. Die Kombination aus Präsentationen und Übungen ermöglicht die direkte praktische Umsetzung der gelehrten Inhalte.

Kursdauer

4 sessions (Details » )

Wer sollte teilnehmen?

  • Jeder, der ein Design für die UltraScale-Familie entwickeln möchte

Voraussetzungen

  • Kurse „Essentials of FPGA Design“, „Vivado Design Suite STA“ und „Xilinx Design Constraints“
  • ODER Kurs “Vivado Advanced XDC & STA for ISE Users”

Software

  • Vivado™ Design oder System Edition 2015.3

Hardware

  • Architktur: UltraScale FPGAs*
  • Demo board: Keins*
* Dieser Kurs konzentriert sich auf die UltraScale-Architektur. Bitte kontaktieren Sie Doulos für Details oder Anpassungen.

Erlerntes Wissen

Nach Abschluss dieses umfangreichen Kurses werden Sie:

  • die primären Resourcen der UltraScale-Architektur nutzen können
  • die CLB-Möglichkeiten und deren Einfluss auf Ihren HDL-Kodierungsstil verstehen
  • die verfügbaren Block-RAM-, FIFO- und DSP-Resourcen nutzen können
  • die I/O- und SERDES-Resourcen korrekt verwenden können
  • die eingebundenen MMCM-, PLL- und Clock-Routing-Resourcen identifizieren können
  • die verfügbaren Hard-IP-Resourcen für die Implementierung hoch-performanter DDR4-Speicher-Schnittstellen identifizieren können
  • die zusätzlichen Möglichkeiten der dedizierten Transceiver verstehen
  • Ihre IP und Ihr Design effektiv und so schnell wie möglich zur UltraScale-Architektur migrieren können

Kursgliederung

Sessions 1 and 2

  • UltraScale Architecture Overview
  • Design Migration Software Recommendations
  • CLB Architecture and HDL Coding Styles
  • Lab 1: Optimal Coding Styles for CLB Resources
  • Clocking Resources
  • Lab 2: Clocking Migration
  • Lab 3: Clocking Resources
  • Memory and DSP Resources
  • Lab 4: DDR3 MIG Design Migration
  • Lab 5: DDR4 MIG Design Creation

Sessions 3 and 4

  • I/O Resources
  • FPGA Design Migration
  • Design Migration Case Study
  • Lab 6: QSGMII Design Migration
  • Lab 7: 10G PCS/PMA and MAC Design Migration
  • Transceiver Wizard Demonstration
  • Transceiver Overview
  • Lab 8: Transceiver Core Resources

Übungsbeschreibungen

  • Lab 1: Optimal Coding Styles for CLB Resources - Analyze a design that has asynchronous resets by generating various reports such as the Timing Summary report and Utilization report. Convert the asynchronous resets to synchronous resets by removing the reset signal from the sensitivity list. Also examine the CLB resources, such as the LUT and the dedicated carry chain.
  • Lab 2: Clocking Migration - Migrate a 7 series design to the UltraScale architecture with a focus on clocking resources.
  • Lab 3: Clocking Resources - Use the Clocking Wizard to configure a clocking subsystem to provide various clock outputs and distribute them on the dedicated global clock networks.
  • Lab 4: DDR3 MIG Design Migration - Migrate a 7 series MIG design to the UltraScale architecture. The provided MIG design was targeted to a Kintex® UltraScale device (KC705 evaluation board) with DDR3 memory on board. In this case, the design will be migrated to use an UltraScale DDR3 memory interface.
  • Lab 5: DDR4 MIG Design Creation - Create a DDR4 memory controller with the Memory Interface Generator (MIG) utility.
  • Lab 6: QSGMII Design Migration - Migrate an existing 7 series QSGMII example design to a Kintex UltraScale architecture-based device. This lab will show you how to update your port connections and use the optimum logic resources available.
  • Lab 7: 10G PCS/PMA and MAC Design Migration - Migrate a successfully implemented 7 series design containing 10G Ethernet MAC and 10G PCS/PMA IP to an UltraScale FPGA.
  • Lab 8: Transceiver Core Resources - Use the Transceiver Wizard to build a design that uses a single serial transceiver and observe the file structures created.

Scheduled Course Dates: German Language

Scheduled Course Dates: English Language

Course Dates:
July 10th, 2018 ONLINE EurAsia Enquire
October 1st, 2018 ONLINE Americas Enquire
November 26th, 2018 ONLINE EurAsia Enquire
indicates CONFIRMED TO RUN courses.

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