Thursday 16 August 2018

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Xilinx - Vivado Adopter Class ONLINE
Doulos Live Online trainingVivado LogoJetzt Auf Deutsch

Termine und Orte


Bitte beachten Sie: Hier handelt es sich um ein ONLINE-Training mit LIVE Dozent.

Es behandelt bei ähnlichem Lernerfolg den selben Inhalt wie ein klassisches Training.

Beschreibung:

Das Training nutzt Materialien entwickelt von Xilinx, und ist eine praktische Kombination aus:


Ausbildungsdauer

5 Sitzungen

Wer sollte teilnehmen?

  • FPGA Designer die Vivado nutzen möchten und:
    • momentan Xilinx ISE Design Suite nutzen
    • schon vertraut mit Xilinx-Bausteinen der 7er-Serie sind

BITTE BEACHTEN SIE: Techniker die nicht mit Xilinx-Bausteinen und ohne vorherige Xilinx ISE Design Suite Erfahrungen sollten Vivado FPGA Essentials besuchen. Dieser Kurs bietet für neue Benutzer eine gute Grundlage, bevor Sie an komplexeren Kursen teilnehmen. Siehe den Abfolge der Kurse oben und wenden Sie sich bitte an Doulos für weitere Informationen.

Vorrausetzungen

Empfohlenes zusätzliches Training

  • Essential Tcl for Vivado (online) lehrt die Grundlagen von Tcl mit besonderem Schwerpunkt auf die Anwendung in der Xilinx Vivado™ Design Suite. Es kann unabhängig entweder vor oder nach der Vivado Adopter Ausbildung genommen werden.


Software Tools

  • Vivado System Edition 2015.3

Vivado Logo
Erworbene Kenntnisse

Vivado Design Suite

  • Verwenden Sie den Projekt-Manager, um ein neues Projekt zu starten
  • Erkennen Sie die Vivado IDE Design-Flows (projektbasierte und skriptbasiert)
  • Erkennen von Dateisätzen (HDL, XDC, Simulation)
  • Analysieren Sie Designs mit den cross-selection capabilities, Schematic-Viewer, und Hierarchical-Viewer
  • Synthetisieren und Umsetzung eines HDL-Design
  • Nutzen Sie die zur Verfügung stehenden Synthese- und Implementierungs-Reports, um ein Design (Auslastung, Timing, Stromverbrauch, etc.) zu analysieren
  • Verwenden der wichtigsten Tcl-basierten Reports (check_timing, report_clock_interaction, report_clock_networks und report_timing_summary)

Xilinx Vivado Advanced XDC and STA

  • Greifen Sie auf Primärobjekte aus der Design-Datenbank und filtern Sie Listen von Objekten mit Eigenschaften
  • Beschreiben Sie Setup- und Hold-Kontrollen und beschreiben Sie die Komponenten eines Timing-Report
  • Erstellen Sie entsprechende input und output delay constraints und beschreiben Sie Timing-Reports , die Eingangs- und Ausgangspfade einbeziehen
  • Erläutern Sie die Auswirkungen, die Herstellungsprozessschwankungen auf Timing-Analyse haben und beschreiben Sie wie Min / Max-Timing-Analyse Informationen in einem Timing-Report vermittelt werden
  • Beschreiben Sie alle verfügbaren Optionen mit den Befehlen report_timing und report_timing_summary
  • Definieren Sie die erforderlichen Timing-constraints, um System-synchrone und quellensynchronen Schnittstellen zu beschränken
  • Analysieren Sie einen Timing-Report um zu ermitteln des optimalen Abtastzeitpunktes
  • Skripte für die projektbezogene und skriptbasierende Design-Flows erstellen

UltraFast Design Methodology

  • Erläutern der UltraFast Design Methodology Checkliste
  • Ermittlung der wichtigsten Bereiche, um Ihr Design zu optimieren, um Ihre Design-Ziele und Leistungsziele zu erreichen
  • Definieren Sie die Eigenschaften des Designs
  • Optimieren des HDL-Code, um die FPGA-Ressourcen, die automatisch erkannt werden, zu maximieren und erreichen Sie Ihre Performance-Ziele
  • Erstellen von Resets in Ihr System für optimale Zuverlässigkeit und Konstruktionsgeschwindigkeit
  • Erstellen eines zuverlässigeren Designs, das weniger anfällig für Metastabilitätsprobleme ist und weniger Design-Debugging später im Entwicklungszyklus braucht
  • Verwenden Sie alle Vorteile der Vivado Design Suite Reports und Utilities, vor allem den Clock Interaktion Report
  • Erkennen der Timing-Closure-Techniken unter Verwendung der Vivado Design Suite
  • Beschreiben Sie, wie die Xilinx Design-Methodik Techniken effektiv funktionieren durch Fallstudie / Laborerfahrung

Struktur und Inhalt

VIVADO DESIGN SUITE

  • Design Methodology Summary
  • Vivado IDE Features and Benefits
  • Introduction to the Vivado Design Suite
  • Vivado IDE Project Manager and IP Library
  • Vivado IDE Tool Overview
  • Lab 1: Vivado Tool Overview
  • Vivado IDE Synthesis and Reports
  • Vivado IDE Implementation and Static Timing Analysis
  • Lab 2: Vivado Synthesis and Implementation
  • Appendix: SystemVerilog
  • Appendix: Design Methodology
  • Appendix: HDL Coding Techniques


XILINX VIVADO ADVANCED STA AND XDC

  • Vivado IDE Review
  • Accessing the Design Database
  • Lab 3: Vivado IDE Database
  • Static Timing Analysis and Clocks
  • Lab 4: Vivado IDE Clocks
  • Inputs and Outputs
  • Timing Exceptions
  • Lab 5: I/O and Timing Exceptions
  • Advanced Timing Analysis
  • Advanced I/O Interface Constraints
  • Lab 6: Advanced I/O Timing
  • Scripting Using Project-Based and Non-Project Batch Flows
  • Lab 7a: Scripting in the Project-Based Flow
  • Lab 7b: Scripting in the Non-Project Batch Flow


ULTRAFAST DESIGN METHODOLOGY

  • Demo: UltraFast Design Methodology Checklist
  • UltraFast Design Methodology
  • HDL Coding Techniques
  • Reset Methodology
  • Lab 8: Resets
  • Lab 9: SRL and DSP Inference
  • Synchronization Circuits and the Clock Interaction Report
  • Timing Closure
  • UltraFast Design Methodology Case Study
  • Demo: Performance Baselining
  • Lab 10: Timing Closure and Design Conversion
  • Course Summary
  • Appendix: Timing Constraints Review
  • Appendix: Synchronization Circuits and the Clock Interaction Report
  • Appendix: Fanout and Logic Replication
  • Appendix: Pipelining lab

 

Ãœbungsbeschreibungen

  • Lab 1: Vivado Tool Overview - Create a project in the Vivado Design Suite. Add files, simulate, and elaborate the design. Review the available reports, analyze the design with the Schematic and Hierarchy viewers, and run a design rule check (DRC). Finally, assign some of the I/O pins using the IO Planner.
  • Lab 2: Vivado Synthesis and Implementation - Synthesize and analyze the design with the Schematic viewer, review XDC timing constraints, and run basic static timing analysis using the check_timing and report_clock_utilization reports. Implement the design and analyze some timing critical paths with the Schematic viewer. Download the bitstream to the demonstration board.
  • Lab 3: Vivado IDE Database - Utilize the Vivado IDE database to set properties on a design.
  • Lab 4: Vivado IDE Clocks - Create complete XDC constraints for the clocking resources in a design. Implement the design and use the available clocking reports to verify results.
  • Lab 5: I/O and Timing Exceptions - Create I/O timing constraints for a source-synchronous design and make path-specific timing constraints and false path constraints with the Constraints viewer. Validate the system timing with the use of the timing reports available in the Vivado IDE.
  • Lab 6: Advanced I/O Timing - Make I/O timing constraints for a source-synchronous, double data rate (DDR) interface. Perform a static timing analysis of the interfaces to determine the optimal clock and data relationship for maximum setup and hold-time margin. Finally, adjust the data path delay to realize the optimal timing solution.
  • Lab 7a: Scripting in the Project-Based Flow - Write Tcl commands in the project-based flow for the design process (from creating a new project through implementation).
  • Lab 7b: Scripting in the Non-Project Batch Flow - Write Tcl commands in the non-project batch flow for the design process (from creating a new project through implementation).
  • Lab 8: Resets – Investigate the proper design and use of resets. Examine the impact of seeing a design built originally with asynchronous resets, having resets removed, and finally with synchronous resets only used where necessary.
  • Lab 9: SRL and DSP Inference - Evaluate the implementation results of a design that uses asynchronous resets and infers more dedicated hardware resources when resets are selectively removed from the design. You will also learn how to infer the DSP hardware resources for other common functions required by most FPGA designs.
  • Lab 10: Timing Closure and Design Conversion - Learn how a generic processor design was optimized for the 7 series device architecture with basic design changes that impacted the dedicated hardware usage, design speed, and the device utilization.

Scheduled Course Dates: German Language

Scheduled Course Dates: English Language

Course Dates:
October 17th, 2018 ONLINE EurAsia Enquire
October 24th, 2018 ONLINE Americas Enquire
indicates CONFIRMED TO RUN courses.

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