Thursday 24 May 2018

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Xilinx - Vivado FPGA Essentials ONLINE
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(Auch bekannt als Essentials of FPGA Design by Xilinx)

Termine und Orte

Bitte beachten Sie: Hier handelt es sich um ein ONLINE-Training mit LIVE Dozent.

Es behandelt bei ähnlichem Lernerfolg den selben Inhalt wie ein klassisches Training.

Beschreibung

Dieser Kurs ermöglicht Ihnen:

  • Ein effektives FPGA-Design mittels synchronen
    Design-Techniken zu erstellen
  • Passende Geräteressourcen zu instanziieren
  • Ordentliche HDL-Kodierung zu benutzen
  • Korrekte Pin-Belegung zu erstellen
  • Grundlegende XDC constraints zu setzen
  • Mit der Vivado Design Suite ein Design zu erstellen, zu synthetisieren und herunterzuladen

Ausbildungsdauer

4 Sitzungen

Wer sollte teilnehmen?

  • Digital Entwickler mit Kenntnissen von HDL (VHDL oder Verilog) und noch nicht mit Xilinx FPGAs gearbeitet haben
  • Bestehende Xilinx ISE Nutzer ohne Erfahrungen oder Trainings mit Xilinx PlanAhead oder wenig bis keine Kenntnisse über Kintex-7 oder Virtex-7 Geräte haben.
  • Techniker die mit der 6er-Serie designen möchten sollten für weitere Informationen Doulos kontaktieren.
  • Techniker die schon mit Geräten der Xilinx 7er-Serie vertraut sind und zumindest ein wenig sich mit PlanAhead auskennen, sollten stattdessen den Vivado Design Suite. Kurs besuchen. Bitte sehen Sie sich die empfohlenen Abfolge der Kurse oben an und bitte zögern Sie nicht Doulos wegen weiterer Informationen zu kontaktieren.

Voraussetzungen

  • Selbständiger Umgang mit HDL (VHDL oder Verilog)
  • Erfahrungen mit digitalem Design

Software Tools

  • Vivado System Edition 2015.3

Hardware

  • Architecture: 7 series FPGAs*
  • Demo board: none
* This course focuses on the 7 series architecture. Please contact Doulos for the specifics of the in-class labs or other customizations.

Erworbene Kenntnisse

Nach Abschluss dieses Kurses werden Sie in der Lage sein:

  • Vorteile aus der Serie 7 zu ziehen
  • Mit dem Projekt-Manager ein neues Projekt zu starten
  • Erkennen Sie die verfügbaren Vivado IDE Design-Flows (projektbasierte und skriptbasierend)
  • Erkennen von Dateisätzen (HDL, XDC, Simulation)
  • Analysieren Sie Designs mit Hilfe der cross-selection capabilities, Schematic-Viewer, und Hierarchical-Viewer
  • Synthetisieren und Implementieren eines HDL-Design
  • Nutzen Sie die zur Verfügung stehenden Synthese- und Durchführungsberichte, um ein Design (Auslastung, Timing, Stromverbrauch, etc.) zu analysieren
  • Erstellen einer eigenen IP mit der IP-Bibliothek
  • Stellen Sie grundlegende Zeitvorgaben (create_clock, set_input_delay und set_output_delay)
  • Die wichtigsten Tcl-basierten Reports (check_timing, report_clock_interaction, report_clock_networks und report_timing_summary) zu verwenden
  • Beschreiben und analysieren Sie gängige STA Berichte
  • Anwendung der synchronen Design-Techniken
  • Zu wissen wie ein FPGA konfiguriert werden kann

Struktur und Inhalt

Sessions 1 and 2

  • Basic FPGA Architecture
  • Vivado IDE Features and Benefits
  • Introduction to the Vivado Design Suite
  • Vivado IDE Project Manager and IP Library
  • Vivado IDE Tool Overview
  • Lab 1: Vivado Tool Overview
  • Vivado IDE Synthesis and Reports
  • Vivado IDE Implementation and Static Timing Analysis
  • Lab 2: Vivado Synthesis and Implementation

Sessions 3 and 4

  • Designing with FPGA Resources
  • Clocking Resources
  • Lab 3a: Designing with FPGA Resources
  • Lab 3b: Creating an IP Integrator Subsystem Design
  • Basic Timing Constraints (XDC)
  • Timing Reports
  • Lab 4: Basic XDC and Timing Reports
  • Synchronous Design Techniques
  • FPGA Configuration
  • Course Summary

Übungsbeschreibungen

  • Lab 1: Vivado Tool Overview - Create a project in the Vivado Design Suite. Add files, simulate, and elaborate the design. Review the available reports, analyze the design with the Schematic and Hierarchy viewers, and run a design rule check (DRC). Finally, assign some of the I/O pins using the IO Planner.
  • Lab 2: Vivado Synthesis and Implementation - Synthesize and analyze the design with the Schematic viewer, review XDC timing constraints, and run basic static timing analysis using the check_timing and report_clock_utilization reports. Implement the design and analyze some timing critical paths with the Schematic viewer. Download the bitstream to the demonstration board.
  • Lab 3a: Designing with FPGA Resources - use the Xilinx Clocking Wizard to configure a clocking subsystem to provide various clock outputs and clock buffers to connect clock signals to global clock networks.
  • Lab 3b: Creating an IP Integrator Subsystem Design – Use the IP Integrator to create a complex system design by instantiating and interconnecting IPs from the Vivado IP Catalog on a design canvas.
  • Lab 4: Basic XDC and Timing Reports - Use the create_clock, set_input_delay, and set_output_delay timing constraints to improve design performance. Perform static timing analysis before and after implementation to validate the performance results.

Scheduled Course Dates: German Language

Scheduled Course Dates: English Language

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