Assertion-based Verification with PSL

• RTL Design- und Verifikations-Ingenieure, die Training im Schreiben von Properties (Eigenschaften) benötigen.
• Technische Manager und Gruppenleiter die ein genaues Verständnis von Properties benötigen, um eine Assertion-basierte Verfikationsmethode zu evaluieren und ggf. einzuführen.

• Die Eingliederung von Properties und PSL in die heutige Verifikationslandschaft
• Die Rolle von Properties in Directed Testing, Constrained Random Testing und Static Formal Verification
• Die Nutzung der Vorteile von Properties für den Verifikations-Prozess
• Die Syntax und Semantik der Sprache PSL
• Richtlinien für das Schreiben von wirkungsvollen Properties und das Vermeiden von Fallgruben
• Die Anwendbarkeit von PSL für den HDL Simulator Ihrer Wahl
• Die Beurteilung von Functional Coverage
• Die Methodik zum Schreiben von PSL Assertions
• Die Nutzung von PSL mit AMBA-basierten SoC

Kursteilnehmer müssen über gute Grundkenntnisse in der Sprache VHDL oder Verilog verfügen. Erfahrung mit HDL Simulation ist erforderlich. Die Fähigkeit ursprünglichen VHDL oder Verilog Code zu schreiben ist nicht notwendig.

Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau , Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Schulungsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:

• Kursskripte mit vollständigem Stichwortverzeichnis, die ein umfassendes Referenzhandbuch darstellen
• Ein Arbeitsbuch, mit vielen Beispielen und Lösungen aus de Praxis als Unterstützung bei der Wissensanwendung
• Doulos Golden Reference Guide für PSL, -Syntax, -Semantik und Tipps

The Verification Landscape

How properties fit with verification • Simulation • Code coverage • Constrained random test generation • Functional coverage • Hardware verification languages • Assertion languages • Accellera standards • Formal verification • Property checking • Assertion-based verification

Properties Defined

Properties • Assertions • Simulation checkers • State space exploration • Assumptions and restrictions in static property checking • Verification coverage and corner cases • Assume-guarantee methodology • Assertion coverage • Automatic properties

Methodology and Benefits

Who writes properties? • Properties and the specification • Properties for the design and verification engineers • Observability and bug localisation • Property re-use • Debugging properties • Assertion density • Impact on documentation standards and review

The PSL Language

The boolean, temporal, verification and modelling layers • VHDL and Verilog flavours • Clocks • Verification directives • Verification units • Named properties • Safety and liveness properties • Simulation issues and the simple subset • The practicalities of using PSL with an HDL simulator

Temporal Operators

Learning common temporal operators by example • always • never • next • eventually! • rose(), fell() and prev() • until • before • abort • Operator precedence • Practising the use of these operators to write common properties

Sequences

Sequences and Sequential Extended Regular Expressions • Sequence implication • Repetition operators • Parameterised sequences • Sequence composition operators • Practising the use of the typical form for a PSL property

Developing a Methodology

Functional coverage • Assessing coverage • Refining assertions • Transaction based assertions

Real Applications

Reusable assertions • Test modules • AMBA example

Further Features

The Foundation Language and Optional Branching Extensions • LTL and CTL operators • Further sequence operators • Ranges • Non-consecutive and goto repetition • Endpoints • next_event • whilenot • within • forall • Macros • The Verilog modelling layer • (These features are not necessarily supported by all current verification tools)