view dates and locationsComprehensive VHDL ist das 5-tägige Training für den Industriestandard, in dem die Anwendung von VHDL für PLD- und ASIC-Design trainiert wird. Dieses Training wurde vollständig aktualisiert und neu strukturiert, um die gegenwärtig optimalen Verfahrensweisen wiederzuspiegeln.
Das Training besteht aus 2 Modulen. Teilnehmer haben die Möglichkeit, die Module einzeln oder als komplettes 5-Tages-Training zu besuchen.
- VHDL for Designers (Tag 1-3) bereitet den Ingenieur auf FPGA Designprojekte in der Praxis vor. Der Schwerpunkt liegt auf dem VHDL-to-Hardware-Flow für FPGA-Bausteine, zusätzlich schafft dieses Modul aber auch eine exzellente Grundlage für weiteres VHDL-Studium.
- Advanced VHDL (Tag 4-5) baut auf dieser Grundlage auf und rüstet Entwickler für komplexe FPGA oder ASIC Designs aus, mit dem Schwerpunkt auf dem Gebrauch von VHDL für umfangreiche hierarchische Designs, Design Reuse sowie leistungsfähigere Testbenches.
Erarbeitet werden die VHDL-Sprache, Codieren für RTL-Synthese, optimales Ausnutzen der Target-Funktionen, Schreiben von Testbenches, Arbeiten mit VHDL-Tools und dem VHDL-Designflow.
Da Doulos herstellerunabhängig ist, können Kursteilnehmer ihre Designtools in den Workshops frei wählen. Das komplette Spektrum der Designtools für Simulation und Synthese sowie für programmierbare Logik in VHDL wird unterstützt. Die Workshops basieren auf sorgfältig ausgearbeiteten Übungen, die die Teilnehmer in ihren neu erworbenen Kenntnissen herausfordern und helfen, das Erlernte einzuprägen. Sie nehmen ca. 50% der Unterrichtszeit ein.
Zielgruppe
- Ingenieure, die Kenntnisse im praktischen Einsatz von VHDL für FPGA- oder ASIC- erwerben möchten
- Entwickler, die kurz vor ihrem ersten VHDL-Designprojekt stehen
- Designer, die bereits Praxiserfahrungen im Einsatz von VHDL gesammelt haben, die ihre Kenntnisse jedoch in einer Trainingsumgebung erweitern und festigen möchten
Kursinhalte
VHDL for Designers
- Für FPGA Design erforderliche VHDL Sprachkonzepte und –aufbau
- Schreiben von VHDL Code für effektive RTL-Synthese
- Anwendung von VHDL Code auf eine FPGA Device-Bauweise
- Schreiben von einfachen VHDL Testbenches
- Tool-Flow von VHDL über Simulation, Synthese und Place und Route
- Schreiben von hochwertigem VHDL-Code mit bewährten Verfahrensweisen
Advanced VHDL
- Für komplexes FPGA- und ASIC-Design erforderliche VHDL Sprachkonzepte
- Zur Entwicklung anspruchsvoller Testbenches erforderlicher VHDL Sprachaufbau
- Codierung von hierarchischen Designs mit multiplen VHDL Design-Libraries
- Schreiben von wiederverwendbarem, parametisierbarem VHDL Code mit Gebrauch von Generics und Datentypen
- Durchführung von Gate-Level-Simulationen
Voraussetzungen
Kursteilnehmer müssen an Essential Digital Design Techniques (oder gleichwertigem Training) teilgenommen haben oder gutes praktisches Grundwissen in digitalem Design mitbringen. Vorkenntnisse in VHDL oder Erfahrungen mit einer Softwaresprache sind nicht erforderlich.
Teilnehmer des Moduls Advanced VHDL müssen über grundlegende Erfahrung im Hardwaredesign verfügen und das Modul VHDL for Designers oder ein gleichwertiges Training absolviert haben. Wir haben die Erfahrung gemacht, dass Kursteilnehmer ihre Vorkenntnisse oft überschätzt haben. Wenn Sie sich nicht sicher sind, ist es wahrscheinlich am besten, am kompletten Comprehensive VHDL Training teilzunehmen.
Kursunterlagen
Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die äußerst benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren ist enthalten:
- Kursskripte mit vollständigem Stchwortverzeichnis, die ein komplettes Referenzhandbuch darstellen
- Ein Arbeitsbuch mit vielen nützlichen Beispielen aus der Praxis als Unterstützung bei der Wissensanwendung
- Doulos Golden Reference Guide für VHDL-Sprache, -Syntax, -Semantik und Tipps
- Tool Tour Guides (zur Unterstützung der Tools und Technologien Ihrer Wahl)
- Designflow-Guide für ASIC und führende FPGA/CPLD-Technologien
Struktur und Inhalt
VHDL for Designers (Tag 1-3)
Introduction
The scope and application of VHDL • Design and tool flow • FPGAs • The VHDL world
Getting Started
The basic VHDL language constructs • VHDL source files and libraries • The compilation procedure • Synchronous design and timing constraints
FPGA Design Flow (Practical exercises using a hardware board)
Simulation • Synthesis • Place-and-Route • Device programming
Design Entities
Entities and Architectures • Std_logic • Signals and Ports • Concurrent assignments • Instantiation and Port Maps • The Context Clause
Processes
The Process statement • Sensitivity list versus Wait • Signal assignments and delta delays • Register transfers • Default assignment • Simple Testbenches
Synthesising Combinational Logic
If statements • Conditional signal assignments and Equivalent process • Transparent latches • Case statements • Synthesis of combinational logic
Types
VHDL types • Standard packages • Integer subtypes • Std_logic and std_logic_vector • Slices and concatenation • Integer and vector values
Synthesis of Arithmetic
Arithmetic operator overloading • Arithmetic packages • Mixing integers and vectors • Resizing vectors • Resource sharing
Synthesising Sequential Logic
RISING_EDGE • Asynchronous set or reset • Synchronous inputs and clock enables • Synthesisable process templates • Implying registers
FSM Synthesis
Enumeration types • VHDL coding styles for FSMs • State encoding • Unreachable states and input hazards
Memories
Array types • Modelling memories • IP Generators • Instantiating generated components • Implementing ROMs
Basic TEXTIO
TEXTIO • READ and WRITE • Using TEXTIO for testbench stimulus and outputs • STD_LOGIC_TEXTIO
Advanced VHDL (Tag 4-5)
More About Types
Variables • Loops • Std_logic and resolution • Array and integer subtypes • Aggregates
Managing Hierarchical Designs
Hierarchical design flow • Library name mapping • Component declaration • Configuration • Hierarchical configurations • Compilation order
Parameterised Design Entities
Array and type attributes • Port Maps • Generics and Generic Maps • Generate statement • Generics and generate
Procedural Testbenches
Subprograms • Procedures • Functions • Parameters and Parameter Association • Package declarations • Package bodies • Subprograms in packages • Subprogram overloading • Operator overloading • Qualified expressions • RTL Procedures
Text-File-Based Testbenches
Assertions • Opening and closing files • Catching TEXTIO errors • Converting between VHDL types and strings • Checking simulation results • Initialising memories • Foreign bodies
Gate Level Simulation
Rationale for gate level simulation • VITAL tool flow • Reuse of RTL testbench at gate level • Comparison of RTL and gate level results • Behavioural modelling
| Course Dates: |
| April 29th, 2019 |
Ringwood, UK |
Course has started |
| May 6th, 2019 |
Ankara, TR |
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| May 13th, 2019 |
Paris, FR |
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| May 20th, 2019 |
Ankara, TR |
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| June 3rd, 2019 |
Ringwood, UK |
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| June 17th, 2019 |
Columbia, MD |
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| June 24th, 2019 |
Munich, DE |
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| July 8th, 2019 |
Ringwood, UK |
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| August 5th, 2019 |
Chicago, IL |
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| August 12th, 2019 |
Ringwood, UK |
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| August 19th, 2019 |
Munich, DE |
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| September 2nd, 2019 |
Ankara, TR |
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| September 16th, 2019 |
Ringwood, UK |
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| October 7th, 2019 |
Boston, MA |
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| October 14th, 2019 |
Ringwood, UK |
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| November 4th, 2019 |
Stockholm, SE |
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| November 4th, 2019 |
Copenhagen, DK |
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| November 4th, 2019 |
Austin, TX |
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| November 11th, 2019 |
Munich, DE |
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| November 11th, 2019 |
Ringwood, UK |
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| November 18th, 2019 |
San Jose, CA |
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| December 2nd, 2019 |
Milwaukee, WI |
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| December 9th, 2019 |
Ringwood, UK |
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| December 16th, 2019 |
Columbia, MD |
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| indicates CONFIRMED TO RUN courses. |
