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Expert Verilog Verification ist ein intensives Aufbautraining. Entwickler steigern mit diesem Training die Produktivität durch den Ausbau ihrer Verilog-Codierungs- und –anwendungsfähigkeiten. Der Fokus des Kurses liegt auf Testbenches und den neuesten Verifikationstechniken wie Scoreboarding und Transaction Level Verification (TLV).
Die Workshops basieren auf sorgfältig durchdachten übungen mit dem Ziel, das Erlernte im Zusammenhang mit den neuesten Verilog Tools, Praktiken und Methoden anzuwenden und zu festigen. Dieser Praxisteil nimmt etwa 50% der Unterrichtszeit ein. Expert Verilog Verification bildet die letzten 3 Tage des kompletten 5-tägigen Doulos Expert Verilog Kurses.
Dieser Kurs ist für fortgeschrittenes Sprach- und Methodiktraining. Um den größten Nutzen aus dem Training ziehen zu können, ist die Teilnahme am Doulos Comprehensive Verilog Kurs oder einem vergleichbaren Training erforderlich. Außerdem ist es empfehlenswert, mindestens 6 Monate praktischer Projekterfahrung mit Verilog mitzubringen.
Die Doulos Kursunterlagen sind für ihren umfassenden Informationsgehalt und die äußerst benutzerfreundliche Präsentation allgemein bekannt. In ihrem Aufbau, Inhalt und ihrer Themenbehandlung sind sie einzigartig im HDL-Trainingsbereich, was sie zu begehrten Nachschlagewerken hat werden lassen. In den Kursgebühren sind enthalten:
Verification flow • Black and white box testing styles • Code analysis to guide testing • Techniques for stimulus generation and output checking
Fine-grain concurrency with fork/join • The Verilog simulation cycle and its impact on coding style • Non-determinism and race hazards • Understanding the effect of delayed signal assignments
Structuring test fixtures with tasks and functions • Tactics for packaging code for maintainability and re-use • Advanced stimulus generators: serial data, complex timing • Software encapsulation: modules, local variables, multiple hierarchies
Bus functional models • Techniques for layering your test fixtures • Using Verilog modules like OO classes • Transaction generation using bus functional models • Re-use and flexibility of test fixture code
Specify blocks • Built-in timing checks • Strobing inputs and sampling outputs • Measuring delays • Storing inputs/outputs in a buffer • Collecting and filtering diagnostic data • Simple data visualisation techniques
Uses of component modelling • Component modelling methods • Choosing a component model • Structure of a component model • Handling asynchronous inputs • Storing inputs/outputs and sampling outputs • Measuring delays
Modelling memories • Imitating dynamic allocation in Verilog • Using public domain PLI applications to model large memories • Modelling external analogue subsystems • Signature analysis and other techniques for regression testing • Varying the timing of stimulus • Modelling communcations channels • Random and directed-random tests
(note: no prior experience of C is assumed)
Incorporating PLI applications into your simulations • What the PLI can and can’t do • Two generations of the PLI – which to use? • Types of PLI application: functions, stimulus generators, file access, component models • Pointers to functions in C • Function pointer tables • PLI application integration in various simulators
A tutorial review of recent changes in the Verilog language that are relevant to verification • Preview of SystemVerilog verification extensions
To meet varying specialist interests for team-based training, one or more of these optional modules can be integrated with the course by prior agreement with Doulos. These options are not available on scheduled public courses.
Verilog drive strengths • Modelling I/O primitives such as open-drain and pullup • Verilog switch primitives • Simulating the external analogue world using real numbers and sampled-time
Review of Verilog-1995 file I/O mechanisms • Verilog-2001 file I/O model and file reading functions • Reading structured data from text files • File-driven test fixtures
The PLI option requires a working knowledge of the C programming language.
PLI jargon • VPI and TF/ACC routines • Creating a simple PLI application • Linking PLI code to your Verilog simulation • Callback functions • Stimulus generators • Making PLI applications sensitive to input changes • Writing component models in the PLI